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[Chisel]Bundleに接続するのはハードウェア


現象

以下のコードを実行すると、

class Signals extends Bundle{
  val pc = UInt((32.W))
  ・・・
}

val sig = Wire(new Signals)
sig.pc := 0.U

以下のエラーが発生

chisel3.package$ExpectedHardwareException: data to be connected 'UInt' must be hardware, not a bare Chisel type. Perhaps you forgot to wrap it in Wire() or IO()?


原因と対策

エラーメッセージに書かれている通りで、sig.pcに接続するのはハードウェアでなくてはならない。以下のようにすればよい。

sig.pc := WireDefault(0.U)

当初「Bundleはただのデータの集まりでしょ?」と思ったが、

Bundleは同時に接続する信号線をひとまとまりにしたもの、と解釈する。


ならばと思って以下のように定義したらこれはコンパイルエラーになった

class Signals extends Bundle{
  val pc = Wire(UInt((32.W)))
  ・・・
}

結局Bundleというのは「それぞれの信号線の値をどう解釈するか」の定義であるため、型としてはハードウェアでなくchiselの型(ただし実際に繋ぐのはハードウェア)と解釈するのがよさそう。

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